Форма волны испытательного стенда больше не на Xilinx.... Нужно руководство VHDL

Question

ОСНОВНОЕ ОБНОВЛЕНИЕ. НЕ БЕРИТЕ В ГОЛОВУ. Я НАШЕЛ более старую версию XILINX ISE SUITE в форме торрента. У более старой версии есть тестовая настольная волна. Я ДЕЙСТВИТЕЛЬНО НЕ НРАВИТСЯ ИХ БИЗНЕС-МОДЕЛИ ОТКРЫТИЯ НЕКОТОРЫХ ЗАЯВОК, КОТОРЫЕ СОДЕЙСТВУЮТ ПРОЦЕССУ.

Моя проблема в том, что я работаю с простой схемотехнической схемой, которая при определенных условиях пытается отобразить форму волны. Однако я использую последнюю версию Xilinx ISE, у которой нет формы волны тестового стенда (кажется, я не могу загрузить старую версию на Windows 8.1).

Я изо всех сил пытался узнать правильный VHDL. Это сгенерированный VHDL, который у меня есть.

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.numeric_std.ALL;
LIBRARY UNISIM;
USE UNISIM.Vcomponents.ALL;
ENTITY top_top_sch_tb IS
END top_top_sch_tb;
ARCHITECTURE behavioral OF top_top_sch_tb IS 

   COMPONENT top
   PORT( Q1 :   OUT STD_LOGIC; 
          RCO   :   OUT STD_LOGIC; 
          INPUT :   IN  STD_LOGIC; 
          PRE   :   IN  STD_LOGIC; 
          CLK   :   IN  STD_LOGIC; 
          Q0    :   OUT STD_LOGIC);
   END COMPONENT;

   SIGNAL Q1    :   STD_LOGIC;
   SIGNAL RCO   :   STD_LOGIC;
   SIGNAL INPUT :   STD_LOGIC;
   SIGNAL PRE   :   STD_LOGIC;
   SIGNAL CLK   :   STD_LOGIC;
   SIGNAL Q0    :   STD_LOGIC;

BEGIN

   UUT: top PORT MAP(
        Q1 => Q1, 
        RCO => RCO, 
        INPUT => INPUT, 
        PRE => PRE, 
        CLK => CLK, 
        Q0 => Q0
   );

-- *** Test Bench - User Defined Section ***
   tb : PROCESS
   BEGIN
      WAIT; -- will wait forever
   END PROCESS;
-- *** End Test Bench - User Defined Section ***

END;

Это были условия, для которых я собирался использовать тестовый стенд... но мне нужен VHDL-эквивалент.

Откройте окно HDL Bencher. В окне Initialize Timing выберите опцию Single Clock. Установите "Высокое время" и "Низкое время" на 50 нс, время настройки входа и допустимую задержку на выходе - 10 нс, а начальную длину испытательного стенда - 2500 нс. После проверки значений, нажмите Готово.

Я нашел разные языковые сайты VHDL... но я не могу ничего прояснить. Если потребуется больше деталей, я постараюсь предоставить их.