Отвечая на вопрос о дизайне FPGA с IP-ядрами

Question

Отвечая на вопрос о дизайне FPGA с IP-ядрами

Я новичок в Verilog, также FPGA, и в настоящее время я работаю над проектом. Я выполняю блоки канального кодирования для стандарта вещания DVB-S2, включая кодер BCH, скремблер и вставку BBheader. Я использую Vivado 2015.4 для проектирования оборудования и оценочный комплект Zynq-7000 ZC702, и мне интересно:

Нужно ли подключать мои IP-ядра, являющиеся блоками, с процессором (для Vivado 2015.4 - ZynQ-7000) для реализации?
Нужно ли генерировать поток битов, чтобы экспортировать его в SDK для разработки программного обеспечения. Я действительно не знаю, какова цель экспорта в SDK, когда вы все разработали свой IP на Vivado.
Может ли кто-нибудь дать мне пример потока разработки вставки BBheader (что больше похоже на добавление битов флагов перед желаемыми данными для распознавания).

Я просто хочу прочитать данные из блочного ПЗУ и закодировать эти данные (видео, но затем конвертировать в двоичный или шестнадцатеричный файл) с моими IP-ядрами.

1

algorithm verilog fpga xilinx vivado

Источник

user10507536 15 окт '18 в 13:31

1 ответ

Другие вопросы по тегам algorithm verilog fpga xilinx vivado

user9262374 15 окт '18 в 15:13 2018-10-15 15:13 · Answer 1 · 2018-10-15 15:13

1) Если вы собираетесь использовать процессор для запуска программного обеспечения, вам нужно каким-то образом подключить его к IP-блоку, иначе у вас не будет возможности взаимодействовать с ними.

2) Экспорт битового файла в SDK сообщает SDK, какие выводы процессора используются, что необходимо для разработки.

3) Хотя я не могу дать вам конкретного ответа на этот вопрос, я предлагаю прочитать документацию по ядру IP, и это, естественно, может стать понятным.