Доступ к Spartan-6 ODDR и другим проектам библиотеки selectIO в ISE
Я пишу программу для связи с DVI-кодеком на плате SP605.
Однако у меня возникают проблемы с выводом дифференциального тактового сигнала на кодек DVI, который требуется, и, похоже, мне нужно использовать ODDR2 для этого.
Несмотря на упоминание, я не уверен, как на самом деле реализовать это в коде; после прочтения руководства SelectIO по ресурсам и библиотекам Spartan-6 выясняется, что я смогу реализовать это направление в коде, как показано ниже; однако, когда я делаю, я получаю ошибки (1 для каждого ODDR2);
ERROR:HDLCompiler:432 - "C:\Users\EEEuser\Xilinix_Projects\i2c1\chron.vhd" Line 50: Formal <c1> has no actual or default value.
ERROR:HDLCompiler:432 - "C:\Users\EEEuser\Xilinix_Projects\i2c1\chron.vhd" Line 65: Formal <c1> has no actual or default value.
Почему это так и как мне создать экземпляр ODDR2 (и других библиотечных ресурсов)? Я искал use заявление библиотеки, но не нашел.
Для справки, моя общая цель - вывести данные на кодек DVI, который затем сможет запустить порт DVI и вывести данные на экран. В настоящее время данные все '1' потому что для начала я просто смотрю, чтобы получить белый экран.
Код, показывающий мои попытки создания двух модулей ODDR2, приведен ниже.
Спасибо большое!
Дэвид
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;
library UNISIM;
use UNISIM.VComponents.all;
entity chron is
Port ( SYSCLK_N : in STD_LOGIC;
SYSCLK_P : in STD_LOGIC;
USRCLK: in STD_LOGIC; --27 MHz user clock
PXLCLK_N : out STD_LOGIC; --differential pixel clock
PXLCLK_P : out STD_LOGIC;
D : out STD_LOGIC_VECTOR (11 downto 0); --data bus
H : out STD_LOGIC; --hysnc
V : out STD_LOGIC; --vsync
DE : out STD_LOGIC); -- data enable
end chron;
architecture Behavioral of chron is
component DCM
port
(-- Clock in ports
SYSCLK_N : in std_logic;
SYSCLK_P : in std_logic;
-- Clock out ports
PXLCLK_P : out std_logic;
PXLCLK_N : out std_logic
);
end component;
signal data_enable : std_logic := '1';--Data enable high when data video input
signal data : std_logic_vector (11 downto 0) := (others => '1'); --data bus
signal hsync, vsync : std_logic; --active low
signal hsync_counter : integer range 0 to 512; --counter 0 to 450 for hsync using 27 MHz input clock
signal vsync_counter : integer range 0 to 524288; --counter 0 to 359856 for vsync using 27 MHz
signal pxlclk_p_int, pxlclk_n_int: std_logic;
begin
DCM_clock : DCM
port map
(-- Clock in ports
SYSCLK_N => SYSCLK_N,
SYSCLK_P => SYSCLK_P,
-- Clock out ports
PXLCLK_P => pxlclk_p_int,
PXLCLK_N => pxlclk_n_int);
ODDR_pxlclk_p : ODDR2
generic map(
DDR_ALIGNMENT => "NONE",
INIT => '0',
SRTYPE => "SYNC")
port map (
Q => PXLCLK_P,
C0 => pxlclk_p_int,
CE => not(pxlclk_p_int),
D0 => '1',
D1 => '0',
R => '0',
S =>'0'
);
ODDR_pxlclk_n : ODDR2
generic map(
DDR_ALIGNMENT => "NONE",
INIT => '0',
SRTYPE => "SYNC")
port map (
Q => PXLCLK_N,
C0 => pxlclk_n_int,
CE => not(pxlclk_n_int),
D0 => '1',
D1 => '0',
R => '0',
S =>'0'
);
hsync_proc : process(usrclk)
begin
if rising_edge(usrclk) then --only on rising edge
if hsync_counter > 450 then
hsync_counter <= 0; --reset counter to 0
else
if hsync_counter < 33 then --else take low for 33 time periods
hsync <= '0';
else --and then set high
hsync <= '1';
end if;
hsync_counter <= hsync_counter + 1; --increment counter
end if;
end if;
end process;
vsync_proc : process(usrclk)
begin
if rising_edge(usrclk) then --only on rising edge
if vsync_counter > 359856 then
vsync_counter <= 0; --reset counter to 0
else
if vsync_counter < 1350 then --else take low for 1350 time periods
vsync <= '0';
else --and then set high
vsync <= '1';
end if;
vsync_counter <= vsync_counter + 1; --increment counter
end if;
end if;
end process;
D <= (others => '1');
H <= hsync;
V <= vsync;
DE <= '1';
end Behavioral;
1 ответ
ODDR2 компонент имеет другой входной порт C1 который должен быть назначен. Нарастающий фронт в C0 правопреемники Q <= D0 и передний край в C1 правопреемники Q <= D1,
Таким образом, чтобы отразить часы, вы должны назначить сдвинутую по фазе версию тактового сигнала на 180° в порту. C0 в порт C1, Но вы назначили его в порт CE вместо этого, который является включением часов.
Следующее должно работать для первого экземпляра:
ODDR_pxlclk_p : ODDR2
generic map(
DDR_ALIGNMENT => "NONE",
INIT => '0',
SRTYPE => "SYNC")
port map (
Q => PXLCLK_P,
C0 => pxlclk_p_int,
C1 => not(pxlclk_p_int),
CE => '1',
D0 => '1',
D1 => '0',
R => '0',
S =>'0'
);
Дальнейшие улучшения
Вы должны выводить часы, только если DCM заблокирован. Вы можете включить выход LOCKED в мастере DCM. Подключите этот выход, чем с CE вход. Таким образом, передатчик DVI будет видеть только стабильные часы.
Для вождения входа C1 Xilinx рекомендует использовать синхронизированные по фазе на 180° часы от DCM. У вас уже есть это, по имени pxlclk_n_int,
Таким образом, пример может быть улучшен до:
ODDR_pxlclk_p : ODDR2
generic map(
DDR_ALIGNMENT => "NONE",
INIT => '0',
SRTYPE => "SYNC")
port map (
Q => PXLCLK_P,
C0 => pxlclk_p_int,
C1 => pxlclk_n_int, -- second clock signal from DCM
CE => locked, -- locked signal from DCM
D0 => '1',
D1 => '0',
R => '0',
S =>'0'
);
ODDR_pxlclk_n : ODDR2
generic map(
DDR_ALIGNMENT => "NONE",
INIT => '0',
SRTYPE => "SYNC")
port map (
Q => PXLCLK_N,
C0 => pxlclk_p_int, -- same clock signals as above
C1 => pxlclk_n_int, -- ...
CE => locked, --
D0 => '0', -- but inverted data
D1 => '1', -- ...
R => '0',
S =>'0'
);