Как использовать стробирование часов в RTL?
Я стучу часами по защелке и логике в моем дизайне. У меня нет большого опыта в синтезе и месте и маршруте. Как правильно реализовать синхронизацию часов в RTL?
Example1:
always_comb begin
gated_clk = clk & latch_update_en;
end
always_latch begin
if(gated_clk) begin
latch_data <= new_data;
end
end
Пример 2: Я наткнулся на примеры RTL, проводя некоторые исследования о передовой практике стробирования часов RTL. Этот пример реализовал приведенный выше код следующим образом:
clock_gator cg_cell (.clk(clk), .en(latch_update_en), .scan_en(scan_en_in), .gated_clk(gated_clk));
always_latch begin
if(gated_clk) begin
latch_data <= new_data;
end
end
Какова цель использования пользовательских стробов часов? Есть ли у инструмента трудные времена в синтезе, если clk находится непосредственно "и" в блоке always_comb с другим сигналом включения? У меня есть ощущение, что использование специальной ячейки синхронизации является стандартным подходом к генерируемому стробированному тактовому сигналу. Я пытаюсь понять, почему это так.
1 ответ
Как правильно реализовать синхронизацию часов в RTL?
Синхронизирующий сигнал синхронизации должен переключаться только при закрытой защелке, в противном случае возможны глюки и проблемы с метастабильностью. Для активной высокой защелки стробирующий сигнал должен переключаться по падающему фронту часов. Передний край для активных низких защелок.
Обычно вы бы держали чувствительный к краю флоп, чтобы держать latch_update_en для предотвращения шума на стробирующем сигнале.
always_ff @(negedge clk)
latch_update_en <= next_latch_update_en;
always_comb
gated_clk = (* clock_gating = "clk" *) clk & latch_update_en;
always_latch
if(gated_clk)
latch_data <= new_data;
Напоминание: если у вас есть только защелка deign: боковые триггерные флопы - это только главные / подчиненные защелки
always_latch
if (clk)
sync_latch_update_en <= next_latch_update_en;
always_latch
if (!clk)
latch_update_en <= sync_latch_update_en;
Есть ли у инструмента трудные времена в синтезе, если clk находится непосредственно "и" в блоке always_comb с другим сигналом включения?
Большинство синтезов имеют проблемы с прямым И-тактированием. Не всегда интуитивно понятно, как использовать ворота. Синтезатор часто имеет множество вентилей AND в библиотеке на выбор, каждый из которых имеет различные параметры поворота, перекоса и загрузки, которые очень различаются для входных комбинаций. Хотя функционально то же самое, A & B получит другие результаты времени B & A,
Создание явной ячейки из библиотеки синтезатора сужает возможности узнать и ожидаемое поведение. Предопределенная ячейка стробирования часов также имеет атрибуты, используемые синтезатором. Атрибуты включают информацию о синхронизации для балансировки дерева часов (размещение буфера в проекте для управления нагрузками и паразитами).
Некоторые синтезаторы поддерживают установку атрибутов тегов в RTL (например: // synthesis attributes или же (* attributes *)) вместо необходимости явно создавать экземпляр ячейки. Там нет стандарта, как это сделать, поэтому обратитесь к руководству пользователя.
Какова цель использования пользовательских стробов часов?
Пользовательская ячейка - это определенная ячейка в библиотеке синтеза с известной информацией о времени, балансировкой нагрузки и другими атрибутами. Обладая этой информацией, синтезатор знает, где и как добавить или откалибровать задержку буфера в тактовом дереве. Это гарантирует, что не-закрытый флоп не увидит фронта часов перед стробированным флопом.
_____ _____
IN -------------|D Q|-----|D Q|--- OUT
| | | |
|\ |\ | | | |
+-| >| >---|> | +-|> |
| |/ |/ |_____| | |_____|
| ___ |
CLK -+-| \ |
| & )-------------+ BALANCED CLOCK : correct data sampled
GATE --|___/
Без руководства у закрытого флопа могли быть отсроченные часы. Отклонение может привести к неправильной выборке данных.
_____ _____
IN -------------|D Q|-----|D Q|--- OUT
| | | |
| | | |
+----------|> | +-|> |
| |_____| | |_____|
| ___ |
CLK -+-| \ |\ |\ |
| & )---| >| >----+ UNBALANCED CLOCK : wrong data sampled
GATE --|___/ |/ |/
Прочитайте тезис Ю-Юнь Дая "Проверка и синтез схем с синхронизацией времени", в котором говорится:
Требуется последовательная проверка эквивалентности (SEC) цепей с синхронизацией
Кроме того, попробуйте https://github.com/YosysHQ/yosys-bigsim/blob/master/openmsp430/rtl/omsp_clock_gate.v в котором код вставляется следующим образом:
//----------------------------------------------------------------------------
// Copyright (C) 2009 , Olivier Girard
//
// Redistribution and use in source and binary forms, with or without
// modification, are permitted provided that the following conditions
// are met:
// * Redistributions of source code must retain the above copyright
// notice, this list of conditions and the following disclaimer.
// * Redistributions in binary form must reproduce the above copyright
// notice, this list of conditions and the following disclaimer in the
// documentation and/or other materials provided with the distribution.
// * Neither the name of the authors nor the names of its contributors
// may be used to endorse or promote products derived from this software
// without specific prior written permission.
//
// THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
// AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
// IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
// ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE
// LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY,
// OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
// SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
// INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
// CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
// ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
// THE POSSIBILITY OF SUCH DAMAGE
//
//----------------------------------------------------------------------------
//
// *File Name: omsp_clock_gate.v
//
// *Module Description:
// Generic clock gate cell for the openMSP430
//
// *Author(s):
// - Olivier Girard, olgirard@gmail.com
//
//----------------------------------------------------------------------------
// $Rev: 103 $
// $LastChangedBy: olivier.girard $
// $LastChangedDate: 2011-03-05 15:44:48 +0100 (Sat, 05 Mar 2011) $
//----------------------------------------------------------------------------
module omsp_clock_gate (
// OUTPUTs
gclk, // Gated clock
// INPUTs
clk, // Clock
enable, // Clock enable
scan_enable // Scan enable (active during scan shifting)
);
// OUTPUTs
//=========
output gclk; // Gated clock
// INPUTs
//=========
input clk; // Clock
input enable; // Clock enable
input scan_enable; // Scan enable (active during scan shifting)
//=============================================================================
// CLOCK GATE: LATCH + AND
//=============================================================================
// Enable clock gate during scan shift
// (the gate itself is checked with the scan capture cycle)
wire enable_in = (enable | scan_enable);
// LATCH the enable signal
reg enable_latch;
always @(clk or enable_in)
if (~clk)
enable_latch <= enable_in;
// AND gate
assign gclk = (clk & enable_latch);
endmodule // omsp_clock_gate