не отображается задержка выборки времени при запуске файла битового потока в vivado lab edition? Я использую плату ZCU111 для оценки
Я пытаюсь визуализировать задержку выборки времени, используя плату FPGA ZCU111. Я создал проект in vivado, используя сгенерированный системой IP. Чтобы обеспечить вход для IP, я использовал VIO(виртуальный ввод/вывод), выход которого идет как вход для IP, а выход IP идет как вход для VIO. Затем я использовал ILA(интегрированный логический анализатор) для проверки вывода на экран моего ноутбука. Я также использую одинаковую частоту 100 МГц для всех трех IP-адресов. Теперь, после моделирования и реализации, я могу генерировать битовый поток без временных ограничений или ошибок. Но когда я запускаю файл битового потока с помощью vivado lab edition для подключения к моей плате FPGA, при подаче входных и контрольных контактов все выходные данные становятся высокими (сгенерированный моей системой IP генерируется таким образом, что использование входных и управляющих контактов , я могу управлять задержкой вывода). Анализируя временную диаграмму, я вижу, что все выходные данные высоки, хотя я хочу видеть, что должен быть задержанный вывод для последующего элемента. В ILA есть триггер и триггер, который, я думаю, я неправильно настраиваю. Не могли бы вы помочь мне с этим? Надеюсь, я хорошо объяснил.