Как управлять сигналом сброса для испытательных стендов VHDL?

Question

У меня есть очень простой VHDL TestBench, который должен работать. Все мои компоненты имеют сигнал сброса, так что регистры установлены на 0, а другие компоненты правильно инициализированы... но... если я создаю общий сигнал для сброса всех компонентов только в течение первого тактового цикла, как я могу сказать этому сигнал спуститься после первого тактового цикла и больше никогда не вставать????

Я знаю, что это глупая проблема, но как бы вы это сделали???????? Спасибо.

Answer 1

reset <= '1', '0' after 10 ns;

Answer 2

если необходим больший контроль над длительностью времени сброса, можно использовать следующее:

      reset <= '1', '0' after 25 ns, '1' after 35 ns ;