Доступ к общей памяти

Question

Доступ к общей памяти

Я пытаюсь проверить дизайн sMEM, используя утверждения в systemVerilog, однако у меня возникла проблема, которую я не знал, как ее решить: я должен проверить, если:

На переднем крае CLKA, когда BLKA равно 1, а RWA равно 1, данные считываются по адресу ADDRA ОЗУ, а результат доступен в DOUTA.

в моем дизайне RAM определяется как общая переменная

так как я могу написать утверждения?

-1

system-verilog uvm system-verilog-assertions system-verilog-dpi

Источник

user6413901 28 сен '18 в 08:55

1 ответ

Другие вопросы по тегам system-verilog uvm system-verilog-assertions system-verilog-dpi

user2755607 28 сен '18 в 15:24 2018-09-28 15:24 · Answer 1 · 2018-09-28 15:24

Утверждение - это не то, что я бы использовал для проверки памяти. Утверждения лучше всего подходят для проверки протоколов, а не функциональности. А поскольку ваша память, скорее всего, является макросом поставщика, вам не нужно проверять ее внутреннюю функциональность. В основном вам необходимо проверить подключение к памяти. Существуют предварительно определенные тесты, которые включают записи, за которыми следуют операции чтения для проверки памяти.