Системный интерфейс Verilog для нескольких часов

Question

Мой DUT является контроллером памяти. Я должен написать системный Verilog интерфейс для DUT. Контроллер памяти DUT поддерживает 32 AXI Masters. Когда я пишу интерфейс AXI, он будет состоять из ACLK, который генерируется и передается через верх (проверка). Когда я подключаю этот интерфейс к проверяемому устройству, будет ли 32(AXI ACLK) + 1(clk, на котором работает проверяемое устройство), всего 33 клика на проверяемое устройство... Я совершенно запутался в этом. логически должен быть только один clk в DUT..

Заранее спасибо за ответы

Answer 1

Общие сигналы интерфейса должны быть объявлены как входные порты для вашего интерфейса. Таким образом, вы можете связать их всех вместе, чтобы сделать один логический сигнал.

interface myintf(input wire sig_shared);

  wire sig_internal;

endinterface

module top;

  wire s1,s2;

  myintf i1(s1);
  myintf i2(s1);

  myintf i[31:0](s2);

endmodule

Теперь сигналы i1.sig_internal а также i2.sig_internal будет независимым, но i1.sig_shared а также i2.sig_shared логически эквивалентны. То же самое для i[0].sig_shared через i[31].sig_shared,