Как избежать самого последнего утверждения (если я правильно понял)

Question

Как избежать самого последнего утверждения (если я правильно понял)

Я слежу за http://verificationguild.com/modules.php?name=Forums&file=viewtopic&p=5019 чтобы проверить период определенного сигнала. Этот метод работает отлично, но в самом конце симуляции, если утверждение удаляется с помощью posedge (активного фронта), оно в основном терпит неудачу, потому что следующего ребра нет.

Пожалуйста, рассмотрите следующий пример: тактовая частота тестового стенда работает на 2 МГц, тактовая частота обновления (на которой я написал утверждение) работает на 5 Гц (период 200 мс) для конкретного теста. Допустим, симуляция выполняется в течение 500 мсек времени, а утверждение срабатывает в момент, когда 400 мс проваливается.

Как мне избежать этой ситуации?

1

system-verilog assertions frequency-analysis system-verilog-assertions

Источник

user1101071 23 янв '13 в 00:30

1 ответ

Другие вопросы по тегам system-verilog assertions frequency-analysis system-verilog-assertions

user1792428 08 ноя '13 в 18:33 2013-11-08 18:33 · Answer 1 · 2013-11-08 18:33

Вам необходимо отключить assert_report_incompletes переменная. Создайте файл с именем irun_variables.tcl который содержит:

set assert_report_incompletes 0
run

Затем начните Ирун с -input irun_variables.tcl вариант. Это сделает так, что неполные утверждения не будут помечены как неудачные.