Что означает 3'bzzz в verilog?

Question

У меня есть следующий код, но я не знаю, что 3'bzzz обозначает:

`timescale 1ns / 1ps
module reg_tercer_estado(entrada,hab,salida);
input [2:0] entrada;
input hab;
output [2:0] salida;
reg [2:0] auxsalida;

always @(entrada)
begin
    case (hab)
    1'b0: auxsalida=entrada;
    1'b1: auxsalida=3'bzzz;
    endcase
end

assign salida=auxsalida;

endmodule

Answer 1

Согласно руководству "HDL Compiler for Verilog", 3'bzzz 3-битное число, и z является условием для "отключенного" или "высокого импеданса", и оно также не может быть синтезировано.

Так, 3'bzzz означает 3-битное значение со всеми тремя битами в отключенном состоянии.