Как отметить проблему в спецификации SystemVerilog

Question

Как отметить проблему в спецификации SystemVerilog

Я обнаружил проблему в проприетарном языке Electronics Design Automation и решил ее найти, чтобы увидеть, как все это обрабатывается в SystemVerilog, и обнаружил, что LRM просто катается по теме, требующей пояснения.

Я пытался найти блог или электронную почту на сайтах IEEE и Accellera, но безуспешно.

Мой вопрос: как мне связаться с этой группой IEE, работающей над SystemVerilog, чтобы указать на проблему, которая могла бы быть связана с разъяснениями в их спецификации?

Спасибо:-)

0

system-verilog ieee

Источник

user10562 21 янв '19 в 11:59

1 ответ

Решение

Другие вопросы по тегам system-verilog ieee

user2755607 21 янв '19 в 15:42 2019-01-21 15:42 · Accepted Answer · 2019-01-21 15:42

Я являюсь членом рабочей группы IEEE.

В IEEE есть система отслеживания ошибок, которую вы посещаете как гость, чтобы проверить, не сообщена ли уже проблема. Вы также можете опубликовать свою проблему на популярном форуме SystemVerilog, таком как https://verificationacademy.com/forums/systemverilog или https://www.quora.com/topic/SystemVerilog и обычно в группе есть кто-то, кто может ответить.