verilog testbench - запись массива подмодулей в файл

Question

Мне нужно написать массив в файл в Verilog Test Bench. массив объявлен как показано ниже в модуле stage1.v (изображение иерархии прилагается)

wire [WIDTH-1:0] s1_res1_arr[0:LENGTH-1];

оно наполнено определенными значениями.

в моем тестовом стенде я пишу так

write_file = $fopen("stage1.txt"); 

for ( i = 0 ; i <= 255 ; i = i+1 )
  $fwrite(write_file,"%b \n",FFT_top/stage1/s1_res1_arr[i]);

modelsim дает следующую ошибку

Failed to find 'FFT_top' in hierarchical name '/FFT_top'.
Failed to find 'stage1' in hierarchical name '/stage1'.
Failed to find 's1_res1_arr' in hierarchical name '/s1_res1_arr'.

Answer 1

Хорошо, я нашел это сам. Это будет сделано как:

$fwrite(write_file1,"%b \n",uut.FFT_top.stage_1.s1_res1_arr[i]);