Кэш-порты L1 в процессорах ARM Cortex

Question

Кэш-порты L1 в процессорах ARM Cortex

Я сделал некоторые исследования, но не смог найти много информации.

Я хотел бы знать, сколько портов L1 для чтения и записи L1 имеют встроенные процессоры ARM и насколько широки порты. В частности, меня интересуют Cortex-A8, Cortex-A9 и Cortext-A15.

Мое слепое предположение заключается в том, что процессор Cortex-A9 имеет один порт чтения L1 и один порт записи L1, которые имеют ширину 64 бита. Мое другое предположение состоит в том, что он имеет один общий порт для чтения / записи. Есть мысли по этому поводу?

6

arm cpu-cache cortex-a amba

Источник

user441082 08 окт '12 в 17:05

2 ответа

Другие вопросы по тегам arm cpu-cache cortex-a amba

user1821972 24 окт '12 в 02:00 2012-10-24 02:00 · Answer 1 · 2012-10-24 02:00

Эти процессоры имеют отдельные кэши команд и данных L1. Я почти уверен, что у всех ARM-ядер L1 I-cache и D-cache по 1 порту чтения и 1 записи Furber p.81.

Кэш-память L1 находится в каждом ядре, поэтому для получения более подробной информации я бы обратился к ядру TRM, например Cortex-A9 TRM, а не MPCore TRM. Глава 7 рассказывает о 64-битном канале данных для каждого.

user1163019 08 окт '12 в 19:05 2012-10-08 19:05 · Answer 2 · 2012-10-08 19:05

Afaik вы должны проверить возможности AXI каждого процессора.

Например, страница для Cortex-A9 содержит подробную таблицу для атрибутов основного интерфейса AXI и состояний:

Интерфейс Cortex-A9 MPCore L2 может иметь два 64-битных мастера шины AXI.

Страница для Cortex-A15 содержит меньше информации, заявив:

Процессор реализует главный интерфейс AMBA 4 AXI Coherency Extensions (ACE) и подчиненный интерфейс AMBA 3 AXI Achelerator Coherency Port (ACP). И ACE, и ACP поддерживают аппаратно настраиваемую 64-битную или 128-битную ширину данных.

Также существует аналогичная страница или Cortex-A8.