Verilog утверждение: предшествующий подтекст никогда не удовлетворен

Question

     property p_no_glitch;
    logic data;
        @(in[i]) disable iff (!rst_n)
            (1, data = !in[i]) |=>
        @(posedge clk)
            (in[i] == data);
endproperty : p_no_glitch
CHECK_GLITCH : assert property(p_no_glitch) else $error("%m p_no_glitch");

Если модуль отключен, я получаю следующее сообщение:

Предвестник импликации никогда не устраивал

есть ли флаг (или любой другой способ) для отключения вышеуказанного сообщения?

Answer 1

Путь в VCS -assert quiet+quiet1+nopostproc, Конечно, было бы лучше, если бы владелец SVA добавил что-то вроде disable iff (!rst_n or !en)