Makefile включает файл для тех же целей
У меня большой проект, использующий рекурсивный Make. Хотя почти все Makefiles одинаковы. Я в основном строю все объектные файлы в одном каталоге, как это:
$(OBJ)/%.o: %.c
$(COMPILE) ${INCLUDES} -c $< -o $@
$(OBJ)/%.o: %.cpp
${CXX} ${INCLUDES} ${FLAGS} -c -fPIC $< -o $@
Можно ли поместить эти цели во включаемый файл, чтобы мне не приходилось помещать одинаковые строки в каждый Makefile?
include Я использовал только для общих переменных, и когда я тестировал это с помощью include, он не работал.