Пакет python myhdl как создать начальный блок verilog

Question

Из кода в основном из примера myhdl:

from myhdl import Signal, intbv, delay, always, now, Simulation, toVerilog

__debug = True

def ClkDriver(clk):
    halfPeriod = delay(10)
    @always(halfPeriod)
    def driveClk():
        clk.next = not clk
    return driveClk

def HelloWorld(clk, outs):

    counts = intbv(3)[32:]

    @always(clk.posedge)
    def sayHello():
        outs.next = not outs
        if counts >= 3 - 1:
            counts.next = 0
        else:
            counts.next = counts + 1
        if __debug__:
            print "%s Hello World! outs %s %s" % (
              now(), str(outs), str(outs.next))

    return sayHello

clk = Signal(bool(0))
outs = Signal(intbv(0)[1:])
clkdriver_inst = ClkDriver(clk)
hello_inst = toVerilog(HelloWorld, clk, outs)
sim = Simulation(clkdriver_inst, hello_inst)
sim.run(150)

Я ожидаю, что это сгенерирует программу Verilog, которая содержит initial блок, как то

module HelloWorld(...)
reg [31:0] counts;
initial begin
    counts = 32'h3
end
always @(...

Как вы можете получить initial блок сгенерирован?

Обратите внимание, что в кэше Google для old.myhdl.org/doku.php/dev:initial_values ​​он ссылается на пример https://bitbucket.org/cfelton/examples/src/tip/ramrom/. Похоже, эта функция должна поддерживаться. Однако пример rom генерирует статические операторы case. Это не то, что я ищу.

Answer 1

Три шага, чтобы решить это:

• Обновите последнюю версию myhdl на master или версию, содержащую хэш 87784ad который добавил функцию под вопросом #105 или же #150, В качестве примера для virtualenv запустите git clone, а затем pip install -e <path-to-myhdl-dir>,
• Измените сигнал на список.
• Задавать toVerilog.initial_values=True перед звонком toVerilog,

Ниже приведен фрагмент кода.

def HelloWorld(clk, outs):

    counts = [Signal(intbv(3)[32:])]

    @always(clk.posedge)
    def sayHello():
        outs.next = not outs
        if counts[0] >= 3 - 1:
            counts[0].next = 0
        else:
            counts[0].next = counts[0] + 1
        if __debug__:
            print "%s Hello World! outs %s %s %d" % (
                  now(), str(outs), str(outs.next), counts[0])
    return sayHello

clk = Signal(bool(0))
outs = Signal(intbv(0)[1:])
clkdriver_inst = ClkDriver(clk)
toVerilog.initial_values=True
hello_inst = toVerilog(HelloWorld, clk, outs)
sim = Simulation(clkdriver_inst, hello_inst)
sim.run(150)