Описание тега system-verilog-assertions
Подъязык утверждений в SystemVerilog. Эти утверждения можно использовать при моделировании и формальном анализе. Синтаксис и использование описаны в IEEE Std 1800-2017 § 16.
Утверждения SystemVerilog - это подъязык в system-verilog, который обеспечивает функциональные возможности утверждений. Эти утверждения можно использовать при моделировании и формальном анализе. Синтаксис и использование утверждений SystemVerilog описаны в IEEE Std 1800-2017 § 16 Утверждения.
Две основные разновидности этих утверждений - немедленные и одновременные. Непосредственные утверждения могут быть встроены в процедурные блоки (например,always а также initialблоки). Параллельные утверждения выполняются вне процедурных блоков и оцениваются в течение определенного промежутка времени на основе сигнала синхронизации.