Почему выход смешанного сигнала изменяется только на 1 нс,2 нс,3 нс...?

Question

Я пытаюсь симулировать аналоговое и цифровое моделирование (Cadence Virtuoso version 6)

Я делаю простой счетчик в коде Verilog, и мне удается проверить цифровое моделирование. Но когда я попытался симулировать смешанный сигнал (используя только 2 цепочки инвертора для аналоговой части для Clk // сброса на цифровой счетчик), я обнаружил, что цифровой выход изменяется только с многократным временем 1 нс (1 нс, 2 нс, 3 нс, 4 нс)

Даже я делаю период Clk 100ps, счетчик меняет только 1 нс, 2 нс, 3 нс. (В симуляции verilog это было совершенно нормально.)

Answer 1

Проверьте ваши сроки. Я ожидаю, что у вас будет что-то вроде: `timescale 1ns / 1ns. Первое значение - это единица измерения, второе - разрешение. Поскольку инициализация различна для цифровых и смешанных имитаторов сигналов, это может отличаться в обоих случаях. В противном случае это может быть связано с подключением модулей, которые вы, вероятно, вставили между аналоговым и цифровым доменами (только в случае с ams).