Verilog - возможно ли создать два vcd файла во время одной и той же симуляции

Question

Verilog - возможно ли создать два vcd файла во время одной и той же симуляции

Я должен создать два файла VCD. Тот, который начинается в нулевое время и заканчивается при изменении определенного сигнала, и тот, который начинается сразу после.

Можно ли это сделать с помощью verilog?

-1

verilog vcd

Источник

user9145707 16 дек '18 в 15:36

1 ответ

Решение

Другие вопросы по тегам verilog vcd

user2755607 16 дек '18 в 20:14 2018-12-16 20:14 · Accepted Answer · 2018-12-16 20:14

Стандарт Verilog не обеспечивает способ сделать это в одной симуляции. Ваша первая симуляция будет выполняться до тех пор, пока не изменится конкретный сигнал, создав ваш первый файл VCD. Ваше второе моделирование должно было бы начать дамп во второй файл VCD при изменении конкретного сигнала.

Некоторые инструменты, такие как ModelSim/Questa, предоставляют параметры командной строки Tcl для дампа в несколько файлов VCD. Вы бы отключили дамп в первый файл VCD, одновременно начав дамп во второй файл VCD. Пожалуйста, прочитайте руководство пользователя вашего инструмента.