Реализация конвейерного доступа к I-кешу

Question

Реализация конвейерного доступа к I-кешу

Я пытаюсь реализовать конвейерный доступ к кешу в качестве метода оптимизации, чтобы увеличить пропускную способность кеша для I-кеша, который является кешем L-1. Мне нужно сделать это в Verilog. Размер кэша составляет 64 КБ, и двусторонний ассоциативный с размером блока 4 слова.

Я до сих пор не понимаю, как работает конвейерный доступ к кешу. Будет действительно полезно, если какое-либо объяснение может быть дано теоретически или любая ссылка предоставлена для лучшего понимания. Я уже исследовал в сети, и не мог найти хорошее чтение. Я хочу знать, каковы 2 этапа конвейерного доступа к кэшу и как это улучшает пропускную способность?

0

caching verilog pipelining

Источник

user6641380 11 окт '16 в 12:30

1 ответ

Решение

Другие вопросы по тегам caching verilog pipelining

user4040399 12 окт '16 в 08:03 2016-10-12 08:03 · Accepted Answer · 2016-10-12 08:03

Вы можете проверить следующую ссылку https://courses.cs.washington.edu/courses/csep548/06au/lectures/cacheAdv.pdf

Ищите Pipelined Cache и, надеюсь, вы получите необходимую информацию. Несколько обновлений -

Основная идея использования конвейерного кэша - увеличить пропускную способность. Двухэтапный конвейер будет использоваться для выполнения следующих задач - индексировать проверку тегов кеша и передавать данные логики попаданий / промахов обратно в ЦП.

В зависимости от критического пути, вы можете решить, какой этап конвейера делать.