Как убрать задержку сигнала с помощью кода verilog

Question

У меня сигнал данных начинается в 1400 нс и заканчивается в 2000 нс. Я хочу, чтобы этот сигнал начинался с 100 нс. Как это сделать в Verilog? Пожалуйста, помогите мне. Я новичок в коде Verilog.

Answer 1

Можете ли вы опубликовать свой код, чтобы было легко взглянуть на проблему. Кроме того, вы собираетесь сделать синтезируемый код verilog, поскольку задержки не являются синтезируемыми.

Предполагая, что это часть testbench, я бы сделал что-то вроде этого

initial
   #100 signal = value;
   ...