Могу ли я назначить переменные многомерным элементам массива в Verilog?

Question

Могу ли я назначить что-то вроде этого в Verilog:

reg [4:0] synd[0:4]={s0,s1,s2,s3,s4};//s0,s1,s2....s4 are 5 bit values.

Кроме того, при обращении к этому массиву из блока 'Always', я должен просто ссылаться на него, как скажем synd[0] для s0 и так далее?

Answer 1

Verilog не позволяет использовать более 1-D массива. Однако systemverilog допускает такую ​​конструкцию, и это синтаксически правильно в соответствии с systemverilog.