Задержка распространения множителя / делителя Verilog

Question

Я собираюсь начать кодирование базового множителя сдвига и структурного делителя сдвига в Verilog, но я хотел сначала выяснить, какими должны быть ожидаемые задержки распространения. Кто-нибудь знает уравнения задержки распространения для основных множителей и делителей сдвига?

Answer 1

Это зависит не только от используемой архитектуры умножителя и делителя, но и от процесса и напряжения, на котором вы запускаете схему.

Например, при 350 нм, 1,3 В, вы будете бороться за соблюдение синхронизации на 100 МГц. В то время как на 14nm, 1.0v @ 1GHz у вас не будет проблем.

Если у вас есть руководство для вашей стандартной библиотеки ячеек, оно должно перечислить задержки распространения для данного напряжения для каждой ячейки.

Answer 2

Может быть, быть более конкретным может помочь нам ответить на ваш вопрос более точно. Ожидаемые задержки и фактическое оборудование зависят от метода, который вы используете для реализации вашей схемы.

Может быть, этот PDF-файл может помочь с симуляцией и временем.