Описание тега verilog

Описание тега Вопросы с тегом
Verilog - это язык описания оборудования (HDL), используемый для моделирования электронных систем. Чаще всего он используется при проектировании, проверке и реализации микросхем цифровой логики.

(резюме адаптировано из Википедии)

Логический синтез

Автоматизированные инструменты могут преобразовывать код Verilog, отвечающий определенным ограничениям, в описание схемы на уровне логических элементов, которое затем может быть реализовано в FPGA или IC. Эта задача в некотором смысле похожа на задачу компилятора для обычных языков программирования, но такие инструменты для Verilog известны как "инструменты синтеза". Языковые конструкции и стили кодирования, которые могут обрабатываться инструментами синтеза, известны как "синтезируемые". Конструкции, которые не могут быть синтезированы, могут использоваться для тестовых стендов, эталонных моделей или средств отладки.

Задавая вопрос, укажите, ищете ли вы синтезируемое решение.

Иногда его называют Verilog HDL, не путать с VHDL.

Стандартизация

Первоначально Verilog была проприетарной системой, разработанной Gateway Design Automation (позже приобретенной Cadence Design Systems). Verilog стал открытым стандартом под эгидой Open Verilog International (OVI). OVI стала частью Accellera, некоммерческой организации, которая разрабатывает стандарты для моделирования и проверки проектов системного уровня. Accellera вносит стандарты в IEEE, когда они становятся зрелыми, и Verilog стал стандартизирован как IEEE 1364. Последней версией была IEEE 1364-2005 (недоступна для бесплатной загрузки). IEEE 1364 Verilog был заменен IEEE 1800 SystemVerilog.

Связанные теги